假如高速PCB預(yù)設(shè)能夠像連署原理圖節(jié)點(diǎn)那樣子簡單，以及像在計(jì)算機(jī)顯露器上所看見的那樣子優(yōu)美的話，那將是一件多么美事。不過，錯(cuò)非預(yù)設(shè)師初入PCB預(yù)設(shè)，還是是極端的幸運(yùn)，實(shí)際的PCB預(yù)設(shè)一般不像它們所投身的電路預(yù)設(shè)那樣子輕松。在預(yù)設(shè)最后能夠正常辦公、有人對性能作出肯定之前，PCB預(yù)設(shè)師都面對著很多新的挑戰(zhàn)。這正是到現(xiàn)在為止高速PCB預(yù)設(shè)的目前的狀況--預(yù)設(shè)規(guī)則和預(yù)設(shè)指南不斷進(jìn)展，假如幸運(yùn)的話，他們會(huì)形成一個(gè)成功的解決方案。

絕大部分?jǐn)?shù)PCB是洞曉PCB部件的辦公原理和互相影響以及構(gòu)成電路板輸入和輸出的各種數(shù)值傳道輸送標(biāo)準(zhǔn)的原理圖預(yù)設(shè)師與有可能曉得一點(diǎn)兒甚至于有可能一點(diǎn)兒也不曉得將小小的原理圖串線改換成印刷電路銅線后將會(huì)發(fā)生之類專業(yè)版圖預(yù)設(shè)師互相合作的成果。一般，對最后電路板的勝敗負(fù)責(zé)的是原理圖預(yù)設(shè)師。不過，原理圖預(yù)設(shè)師對優(yōu)秀的版圖技術(shù)知道越多，防止顯露出來重大問題的機(jī)緣就越多。

假如預(yù)設(shè)中包括高疏密程度的FPGA，很有可能會(huì)有很多挑戰(zhàn)安擺放置在專心預(yù)設(shè)的原理圖面前。涵蓋數(shù)以百計(jì)的輸入和輸出口數(shù)目，超過500MHz(某些預(yù)設(shè)中有可能更高)的辦公頻率，以及小至半毫米的焊球間距等，這些個(gè)都將造成預(yù)設(shè)單元之間萌生不應(yīng)有的互相影響。

并發(fā)開關(guān)噪聲

第1個(gè)挑戰(zhàn)很有可能就是所說的的并發(fā)開關(guān)噪聲(SSN)或并發(fā)開關(guān)輸出(SSO)。數(shù)量多的高頻數(shù)值流將在數(shù)值線上萌生振鈴和串?dāng)_什么的的問題，而電源和地最簡單的面上也會(huì)顯露出來影響整個(gè)兒電路板性能的地線反彈和電源噪聲問題。

為理解決高速數(shù)值線上的振鈴和串?dāng)_，改用差分信號(hào)是美好的第1步。因?yàn)椴罘謱ι系囊粭l線是借鑒(Sink)端，另一條供給源電流，因?yàn)檫@個(gè)能除根感應(yīng)影響。利用差分對傳道輸送數(shù)值時(shí)，因?yàn)殡娏骶S持在部分，因?yàn)檫@個(gè)有助于減小回返途徑中的感應(yīng)電小產(chǎn)生的“反彈”噪聲。對于高達(dá)數(shù)百M(fèi)Hz甚至于數(shù)GHz的射頻，信號(hào)理論表明，在阻抗般配時(shí)可以傳遞最大信號(hào)功率。而傳道輸送線般配非常不好時(shí)，將會(huì)萌生反射，只有一小批信號(hào)從發(fā)端傳道輸送到收繳設(shè)施，而其它局部將在送出端和收繳端之間往返反彈。在PCB上差分信號(hào)成功實(shí)現(xiàn)的好壞將對阻抗般配(以及其它方面)起非常大的效用。

差分走線預(yù)設(shè)

差分走線預(yù)設(shè)樹立在阻抗受控的PCB原理上。其板型有些像同軸電纜。在阻抗受控的PCB上，金屬最簡單的面層可以當(dāng)作屏蔽層，絕緣體是FR4層壓板，而導(dǎo)體則是信號(hào)走線對(見圖1)。FR4的均勻介電常數(shù)在4.2到4.5之間。因?yàn)椴粫缘弥谱髡`差，可能造成對銅線的過度腐刻，最后導(dǎo)致阻抗誤差。計(jì)算PCB走線阻抗的最非常準(zhǔn)確辦法是利用途解析手續(xù)(一般是二維，有時(shí)用三維)，它需求利用有限元對整個(gè)兒PCB批量直接解麥克斯韋方程。該軟件可以依據(jù)走線間距、線寬、線厚以及絕緣層的高度來剖析EMI效應(yīng)。
100Ω特點(diǎn)標(biāo)志阻抗已經(jīng)變成差分連署線的行業(yè)標(biāo)準(zhǔn)值。100Ω的差分線可以用兩根等長的50Ω單端線制造。因?yàn)閮筛呔€你我接近，線間的場耦合將減小線的差模阻抗。為了維持100Ω的阻抗，走線的寬度務(wù)必減小一點(diǎn)兒。最后結(jié)果，100Ω差分線對中每根線的共模阻抗將比50歐略為高一點(diǎn)兒。
理論上走線的尺寸和所用的材料表決了阻抗，但過孔、連署器乃至于部件焊盤都將在信號(hào)途徑中引入阻抗不蟬聯(lián)性。無須這些個(gè)物品一般是沒可能的。有時(shí)，為了更合理的布局和布線，就需求增加PCB的層數(shù)，還是增加像埋孔這類功能。埋孔只連署PCB的局部層，不過在解決傳道輸送線問題的同時(shí)，也增加了扳手的制造成本。但有時(shí)根本沒有挑選。隨著信號(hào)速度越來越快，空間越來越小，像對埋孔這類的另外需要著手增加，這些個(gè)都應(yīng)變成PCB解決方案的成本要素。
如圖2所示的橫剖面是實(shí)際差分線版圖的最常見圖案。在認(rèn)為合適而使用帶狀線布線時(shí)，信號(hào)被FR-4材料夾在半中腰。而微帶線時(shí)，一條導(dǎo)體是顯露在空氣中的。由于空氣的介電常數(shù)最低(Er=1)，故頂層最適應(yīng)布設(shè)一點(diǎn)關(guān)鍵信號(hào)，如報(bào)時(shí)的鐘信號(hào)還是高頻的SERial-DESerial(SERDES)信號(hào)。微帶線布線應(yīng)當(dāng)耦合到下方的地最簡單的面，該地最簡單的面經(jīng)過借鑒局部電磁力場線來減小電磁干擾(EMI)。在帶狀線中，全部的電磁力場線耦合到上方和下方的參照最簡單的面，這大大減低了EMI。假如有可能的話，應(yīng)當(dāng)盡力不要用寬邊耦合帶狀線預(yù)設(shè)。這種結(jié)構(gòu)容易遭受參照面中耦合的差分噪聲的影響。額外還需求PCB的平衡制作，這是很難扼制的。總的來說，扼制位于同一層上的線間距仍然比較容易的。
去耦和旁路容電器
另一個(gè)確認(rèn)PCB的實(shí)際性能是否合乎預(yù)先期待的關(guān)緊方面需求經(jīng)過增加去耦和旁路電容施行扼制。增加去耦容電器有助于減小PCB的電源與地最簡單的面之間的電感，并有助于扼制PCB上到處的信號(hào)和IC的阻抗。旁路電容有助于為FPGA供給一個(gè)整潔的電源(供給一個(gè)電荷庫)。傳統(tǒng)規(guī)則是在便捷PCB布線的不論什么地方都應(yīng)安置去耦電容，況且FPGA電源引腳的數(shù)目表決了去耦電容的數(shù)目。不過，F(xiàn)PGA的超高開關(guān)速度徹底突破了這種陳規(guī)。

在典型的FPGA板預(yù)設(shè)中，最接近電源的電容為負(fù)載的電流變動(dòng)供給頻率償還。為了供給低頻濾波并避免電源電壓減退，要運(yùn)用大的去耦電容。電壓減退是因?yàn)轭A(yù)設(shè)電路開始工作時(shí)穩(wěn)壓器的響應(yīng)有所落后。這種大電容一般是低頻響應(yīng)較好的電解電容，其頻率響應(yīng)范圍從直流到幾百kHz。

每個(gè)FPGA輸出變動(dòng)都要求對信號(hào)線充電和放電，這需求能+羭縷。旁路電容的功能是在寬頻率范圍內(nèi)供給部分能+羭縷儲(chǔ)存。額外，還需求串連電感細(xì)小的小電容來為高頻瞬變供給高速電流。而反響慢的大電容在高頻容電器能+羭縷耗費(fèi)掉往后接著供給電流。

電源總線上數(shù)量多的電流瞬變增加了FPGA預(yù)設(shè)的復(fù)雜性。這種電流瞬變一般與SSO/SSN相關(guān)。插進(jìn)去電感十分小的容電器將供給部分高頻能+羭縷，可用來消弭電源總線上的開關(guān)電流噪聲。這種避免高頻電流進(jìn)入了部件電源的去耦電容務(wù)必十分接近FPGA(小于1cm)。有特殊情況將很多小電容并聯(lián)到一塊兒作為部件的部分能+羭縷儲(chǔ)存，并迅速響應(yīng)電流的變動(dòng)需要。

總的來說，去耦電容的布線應(yīng)當(dāng)完全的短，涵蓋過孔中的鉛直距離。即使是增加一點(diǎn)兒點(diǎn)也會(huì)增加導(dǎo)線的電感，因此減低去耦的效果。
其它技術(shù)

隨著信號(hào)速度的增長，要在電路板上輕松地傳道輸送數(shù)值變得一天比一天艱難。可以利用其它一點(diǎn)技術(shù)來進(jìn)一步提高PCB的性能。
首先也是最表面化的辦法就是簡單的部件布局。為最關(guān)鍵的連署預(yù)設(shè)最短和最直接的途徑已經(jīng)是常識(shí)了，但不要過低估計(jì)了這一點(diǎn)兒。既是最簡單的策略可以獲得最好的效果，不必還要費(fèi)勁去調(diào)試板上的信號(hào)呢？

幾乎一樣簡單扼要的辦法是要思索問題信號(hào)線的寬度。當(dāng)數(shù)值率高達(dá)622MHz甚至于更高時(shí)，信號(hào)傳導(dǎo)的趨膚效應(yīng)變受益發(fā)冒尖。當(dāng)距離較長時(shí)，PCB上很細(xì)的走線(譬如4個(gè)或5個(gè)mil)將對信號(hào)形成非常大的衰減，就像一個(gè)沒有預(yù)設(shè)好的具備衰減的低通濾波器同樣，其衰減隨頻率增加而增加。背板越長，頻率越高，信號(hào)線的寬度應(yīng)越寬。對于長度大于20英寸的背板走線，線寬應(yīng)當(dāng)達(dá)到10或12mil。
一般，扳手上最關(guān)鍵的信號(hào)是報(bào)時(shí)的鐘信號(hào)。當(dāng)報(bào)時(shí)的鐘線預(yù)設(shè)得太長或非常不好的話，便會(huì)為下游放大抖動(dòng)和偏移，特別是速度增加的時(shí)刻。應(yīng)當(dāng)防止運(yùn)用多個(gè)層來傳道輸送報(bào)時(shí)的鐘，況且不要在報(bào)時(shí)的鐘線上有過孔，由于過孔將增加阻抗變動(dòng)和反射。假如務(wù)必用內(nèi)層來布設(shè)報(bào)時(shí)的鐘，那末上下層應(yīng)當(dāng)運(yùn)用地最簡單的面來減小延緩。當(dāng)預(yù)設(shè)認(rèn)為合適而使用FPGAPLL時(shí)，電源最簡單的面上的噪聲會(huì)增加PLL抖動(dòng)。假如這一點(diǎn)兒很關(guān)鍵，可以為PLL開創(chuàng)一個(gè)“電源島”，這種島可以利用金屬最簡單的面中的較厚腐刻來成功實(shí)現(xiàn)PLL摹擬電源和數(shù)碼電源的隔離。
對于效率超過2Gbps的信號(hào)，務(wù)必思索問題成本更高的解決方案。在這樣高的頻率下，背板厚度和過孔預(yù)設(shè)對信號(hào)的完整性影響非常大。背板厚度不超過0.200英寸時(shí)效果較好。當(dāng)PCB上為高速信號(hào)時(shí)，層數(shù)應(yīng)盡有可能少，這么可以限止過孔的數(shù)目。在厚板中，連署信號(hào)層的過孔較長，將形成信號(hào)途徑上的傳道輸送線分支。認(rèn)為合適而使用埋孔可以解決該問題，但制導(dǎo)致本頎長。另一種挑選是選用低消耗損失的介電材料，例如Rogers4350,GETEK或ARLON。這些個(gè)材料與FR4材料相形其成本有可能靠近翻倍，但有時(shí)候這是惟一的挑選。

還有其它一點(diǎn)用于FPGA的預(yù)設(shè)技術(shù)，他們可以供給I/O位置的一點(diǎn)挑選。在關(guān)鍵的高速SERDES預(yù)設(shè)中，可以經(jīng)過保存(但無須)相鄰的I/O引腳來隔離SERDESI/O。例如，相對于SERDESRx和Tx,VCCRX#和VCCTX#以及球位置，可以保存3x3或5x5BGA球地區(qū)范圍。還是假如有可能的話，可以保存接近SERDES的整個(gè)兒I/O組。假如預(yù)設(shè)中沒有I/O限止，這些個(gè)技術(shù)能夠帶來益處，并且不會(huì)增加成本。

最終，也是最好的辦法之一是參照FPGA制作商供給的參照板。絕大多制作商人團(tuán)體供給參照板的源版圖信息，固然因?yàn)樗饺怂行畔栴}有可能需求特不要提出請求。這些個(gè)電路板一般里面含有標(biāo)準(zhǔn)的高速I/O接口，由于FPGA制作商在表征和證明它們的部件時(shí)需求用到這些個(gè)接口。然而要記取，這些個(gè)電路板一般是為多種用場預(yù)設(shè)的，不看出來與特別指定的預(yù)設(shè)需要?jiǎng)偤冒闩?。固然這么，他們?nèi)钥梢宰鳛殚_創(chuàng)解決方案的起點(diǎn)。

本文小結(jié)

當(dāng)然，本文只談及了一點(diǎn)基本的概念。這處所牽涉到的不論什么一個(gè)正題都可以用整本書的篇幅來商議。關(guān)鍵是要在為PCB版圖預(yù)設(shè)投入數(shù)量多時(shí)間和精神力之前搞明白目的是啥子。一朝完成了版圖預(yù)設(shè)，從新預(yù)設(shè)便會(huì)浪費(fèi)數(shù)量多的時(shí)間和貨幣，即使是對走線的寬度作些微的調(diào)試。不可以倚賴PCB版圖工程師做出能夠滿意實(shí)際需要的預(yù)設(shè)來。原理圖預(yù)設(shè)師要一直供給引導(dǎo)，作出精明的挑選，并為解決方案的成功負(fù)起責(zé)任。

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