在 IP 集成期間出現(xiàn)在芯片、封裝和PCB線路板級(jí)別的問(wèn)題以信號(hào)完整性 (SI) 和電源完整性 (PI) 問(wèn)題的形式在所有三個(gè)域中相互作用。信號(hào)完整性問(wèn)題包括時(shí)序效應(yīng)（源自隨頻率上升而惡化的邊緣速率受損的抖動(dòng)）以及電磁干擾 (EMI) 等幅度效應(yīng)，包括低頻和高頻的串?dāng)_和諧波。電源完整性問(wèn)題包括開(kāi)關(guān)噪聲和串?dāng)_，必須對(duì)其進(jìn)行動(dòng)態(tài)管理，以免影響功能和性能。

這是一個(gè)具有挑戰(zhàn)性的情況，因?yàn)樾枰?V dd隨著更深的亞微米節(jié)點(diǎn)同步下降時(shí)保持干凈的功率水平和噪聲容限。人們不能不注意到這些問(wèn)題之間的許多共性，以及在系統(tǒng)設(shè)計(jì)和集成的所有三個(gè)層次上用來(lái)減少它們的方法。在意識(shí)到 IP 集成問(wèn)題是由未將芯片、封裝載板和 PCB 設(shè)計(jì)視為一個(gè)綜合整體的設(shè)計(jì)方法引起的之后，人們努力開(kāi)發(fā)一種能夠成功應(yīng)對(duì)這種多變量混亂的方法。由此產(chǎn)生了配電網(wǎng)絡(luò)或 PDN 的概念。

封裝和 PCB 中的接地層可屏蔽信號(hào)層的串?dāng)_并阻止來(lái)自 EMI 的噪聲。然而，這兩個(gè)級(jí)別都面臨接地層和電源層之間頻率相關(guān)諧振的風(fēng)險(xiǎn)，幾乎肯定需要去耦。封裝中的硅通孔 (TSV) 和模具通孔 (TMV) 已成為所有三個(gè)級(jí)別串?dāng)_的潛在來(lái)源。適當(dāng)?shù)拈g距、信號(hào)過(guò)孔之間的分散接地過(guò)孔、差分信號(hào)和到接地參考的最短距離都可以緩解這個(gè)問(wèn)題。這個(gè)問(wèn)題的修復(fù)是針對(duì)芯片設(shè)計(jì)的——特別是對(duì)于 2.5/3D IC——并且這個(gè)問(wèn)題受到了很多關(guān)注。

大量使用去耦電容會(huì)影響所有三個(gè)級(jí)別的布局規(guī)劃、布局和設(shè)計(jì)選擇，并對(duì)成本產(chǎn)生相關(guān)的負(fù)面影響。然而，電感寄生引起的電流變化將取決于芯片級(jí)的電流消耗，并且可以從片上穩(wěn)壓器中引出更多的電流——這是非常不受歡迎的事件，因?yàn)槠戏€(wěn)壓器是寄生電容的來(lái)源。去耦帽在這里起著至關(guān)重要的作用，因?yàn)樗恰翱沙潆婋姵亍保梢云胶怆娏鳌Ｒ虼耍褂媒怦蠲笔遣豢杀苊獾默F(xiàn)實(shí)。

我們可以從上述信息中清楚地看出，成功的芯片、封裝和 PCB 設(shè)計(jì)之間越來(lái)越多的相互依賴。

從芯片到封裝再到PCB
芯片供應(yīng)商前段時(shí)間發(fā)現(xiàn)，為芯片構(gòu)建演示板比開(kāi)發(fā)成熟的系統(tǒng)實(shí)現(xiàn)要簡(jiǎn)單得多。然而，在SoC時(shí)代，半導(dǎo)體廠商開(kāi)始意識(shí)到自己的領(lǐng)域正在與封裝和PCB快速融合。正如我們現(xiàn)在可以很清楚地看到的那樣，這種融合是由將具有非凡復(fù)雜性和功能性的數(shù)字和模擬 IP 集成到硅片中的需要驅(qū)動(dòng)的。換句話說(shuō)：為了在硅片中正確集成系統(tǒng) IP，芯片開(kāi)發(fā)商實(shí)際上必須成為系統(tǒng)開(kāi)發(fā)商。

這已成為芯片設(shè)計(jì)團(tuán)隊(duì)擴(kuò)展技能的要求，以便在完整的建模、設(shè)計(jì)、仿真和驗(yàn)證周期中在芯片、封裝和電路板級(jí)別進(jìn)行共同開(kāi)發(fā)。EDA 供應(yīng)商正試圖通過(guò)提供新工具和流程以將其納入芯片開(kāi)發(fā)工具鏈來(lái)響應(yīng)這一新興需求。

全面的芯片、封裝和 PCB 協(xié)同設(shè)計(jì)方法
一個(gè)重要補(bǔ)充是在連續(xù)的抽象層中合并每個(gè)級(jí)別的原型設(shè)計(jì)，從高抽象——黑盒建模——到中等抽象——試驗(yàn)布局和更完整的芯片塊的粗略布局和布線與物理結(jié)合。封裝和 PCB 的原型設(shè)計(jì)，最后在邏輯設(shè)計(jì)完成時(shí)達(dá)到低或零抽象級(jí)別。在這里，SoC 設(shè)計(jì)固化，物理設(shè)計(jì)和集成問(wèn)題占主導(dǎo)地位。通過(guò)從一開(kāi)始就動(dòng)態(tài)參與所有三個(gè)級(jí)別之間的協(xié)同設(shè)計(jì)，可以在最終流片之前通過(guò)規(guī)劃和優(yōu)化周期解決 IP 集成問(wèn)題，并且可以避免諸如進(jìn)度延誤和迭代返工之類的困難。

無(wú)論任何給定 EDA 工具或流程的有效性如何，在這一點(diǎn)上非常清楚的是，設(shè)計(jì)芯片并集成其數(shù)字和模擬 IP，然后優(yōu)化所選封裝中的芯片放置并進(jìn)而優(yōu)化放置已不再足夠多層PCB上的器件，具有連續(xù)完成且相對(duì)隔離的連續(xù)階段。獨(dú)立參與每個(gè)級(jí)別將確保顯著的成本超支、進(jìn)度延遲和浪費(fèi)在重新設(shè)計(jì)上的工作周期。

只有當(dāng)芯片設(shè)計(jì)團(tuán)隊(duì)考慮到 SoC 的“垂直”維度，并在設(shè)計(jì)、仿真和驗(yàn)證流程中包括詳細(xì)的封裝和 PCB 參數(shù)，處理這三者時(shí)，半導(dǎo)體數(shù)字和模擬 IP 的集成才能及時(shí)、高效并完全成功。級(jí)別為一個(gè)系統(tǒng)。SoC 開(kāi)發(fā)不再僅僅是基于硅的學(xué)科。為了正確體現(xiàn)充滿數(shù)字、模擬、射頻和混合信號(hào) IP 模塊的 SoC 的功能豐富性，從現(xiàn)在開(kāi)始，芯片設(shè)計(jì)團(tuán)隊(duì)將被要求進(jìn)一步侵占系統(tǒng)制造商的工程領(lǐng)域，超越邏輯層面和也進(jìn)入物理。愛(ài)彼電路(iPcb?)是專業(yè)高精密PCB電路板研發(fā)生產(chǎn)廠家,可批量生產(chǎn)4-46層pcb板,電路板,線路板,高頻板,高速板,HDI板,pcb線路板,高頻高速板,雙面,多層線路板,hdi電路板,混壓電路板,高頻電路板,軟硬結(jié)合板等