單片集成的局限性及芯片互連和封裝技術的進步，刺激了先進異質封裝的發展，即使用2.5D和3D方法對多個芯片進行協同封裝。但這帶來了復雜的測試挑戰，也推動了先進封裝測試新標準和方法的研制。雖然許多有名的問題已經解決，但對于先進封裝的實施過程而言，現在仍處于早期。隨著走向大面積使用，最佳實踐和低成本方法將不斷發展。

將走向更多應用

CyberOptics總裁兼首席執行官Subodh Kulkarni說：“先進封裝市場是一個非常有活力和高增長的市場。雖然它是特殊應用的高端選擇，但我們相信它已經做好了滲透到許多不同應用的準備”。KLA的ICOS部門總經理PieterVandewalle說：一些領先應用采用了先進封裝，如包括HBM和GPU在內的高性能計算和高端游戲處理器通常包括2.5D和3D封裝。

這項技術的驅動力之一是，這種能力正在通過代工廠變得更加廣泛。Cadence公司數字與簽核組研發高級集團總監Vivek Chickermane說：“半導體代工廠正在提供這些封裝解決方案。而過去只有高度集成的IDM才能做到這一點?！盕ormFactor的首席營銷官Amy Leong說：但測試成本是需解決的大挑戰，需要在測試量和損失產量之間取得平衡。

先進封裝面臨的技術挑戰

2.5D集成涉及某種中介層，具體技術因制造商而異。最常被討論的是硅中介層，因為它支持極其精細的線路，可以互連芯片上間距為55μm甚至40μm的微凸點(micro-bumps)，比傳統的C4(可控塌陷芯片連接)凸點的間距更近，后者的典型間距在100μm或以上。

硅中介層由典型的芯片制造廠或代工廠制造，挑戰在于其成本。此外，它們的尺寸最大只能是曝光的光場，盡管FormFactor指出，臺積電已經取得了一些進展，可使用多次曝光來制造更大的硅中介層。英特爾通過其“嵌入式多芯片互連橋”(EMIB)來解決這個問題，三星則使用有機“面板”。

3D集成中，芯片垂直疊加，采用面對面堆疊(F2F)、微凸點或混合鍵合進行連接。當一個芯片連接到另一個芯片的背面時，通硅孔(TSV)可將信號從芯片的有源區傳送到背面，以便與堆疊在其上的芯片進行連接。TSV有其自身的風險。Chickermane說：“TSV有一些特定的缺陷機制，如裂縫、不完全填充和絕緣體壁上的針孔?！?/p>

測試點的選擇

對于異質封裝，一個芯片成為整個組件的測試接入點。對于3D封裝，這自然是最底層的芯片，因為它可以接觸到封裝殼和外部世界。對于2.5D封裝來說，沒有一個自然的選擇，所以必須賦予一個芯片該角色。所有芯片的所有測試信號都將通過該主芯片，作為路由往返于其他芯片。

測試面臨的最大挑戰是優化測試插入的數量，并與報廢材料成本保持平衡。這個問題沒有一個正確的答案，它受到許多因素的影響。

已知好芯片的挑戰

在組裝的芯片上實現良好良率的關鍵之一是“已知好芯片”(KGD)，是已通過晶圓分選的芯片。Synopsys公司高級技術營銷經理Rita Horner說：“將芯片加入到一個封裝中，良率會平方化。即使有高良率的芯片，如果盲目組裝而不進行測試，即使節省了芯片測試的成本，也會因為成品率太低而不經濟。FormFactor表示，如果芯片的良率低于86%左右，就需要進行鍵合前測試。要從KGD開始組裝。僅僅測試室溫下晶圓的性能并不夠。Leong說：“已知好芯片經過測試確保在溫度下已知是好的”。

微凸點對晶圓探測帶來的挑戰

晶圓探測更大的挑戰來自于微凸點本身。這些微凸點非常小而精致，探針很難探到它們。Horner說：“探針幾乎會損壞微凸點?！蔽⑼蛊瘘c很難碰觸。Chickermane說，TSV就像一片森林。外圍最容易進入。即使成功探測到，之后也可能難以可靠地進行組裝。

一個常見的解決方案是使用“犧牲墊”。這些是比微凸點更大的墊子，但它們也帶來了挑戰。Leong說：“犧牲墊上沒有凸點。因此很難穿過微凸點的森林進行探測。因此，有設計規則在犧牲墊周圍建立了大約50μm的保持區?！?/p>

但是不能為每個微凸點都放一個犧牲墊，而是利用空位有選擇地增加犧牲墊，以避免增加芯片面積。有很多方法可以處理這個問題： 

·只關注關鍵功能--尤其是那些永遠不會在封裝之外出現的功能，后者可以在組裝后進行測試。

·創建一個可重復現有路徑的影子路徑。用于測試，前提是它將遭受真正路徑會遭受的任何故障。

·在掃描配置中使用它們，或者使用多路復用器，這樣就可以用一個犧牲墊訪問多個微凸點信號。

Horner介紹把這一點發揮到了極致的方法：“犧牲墊主要用于連接JTAG接口，在那里可以進行內存BiST、邏輯BiST、掃描測試和I/O環回測試等測試，以驗證一個芯片中的每一個功能。”

如果你不能用犧牲墊來測試每一個信號，那么你是不是在挑戰“已知好芯片”的概念？這就成了一個實際的經濟問題。FormFactor的總裁兼首席執行官Mike Slessor說：“保證KGD的測試成本通常在經濟上不可行。我們需要經濟上可行的策略，以確?！銐蚝眯酒薄?/p>

Leong補充說，KGD是在一個滑動的尺度?！八偸菤w結為平衡測試覆蓋情況的行為，既可以捕捉較高概率/影響的問題，又可承擔較小問題通過最終測試所意味風險?！?/p>

如果使用犧牲墊，Leong指出，所有的微凸起都應該在表征期間訪問。一旦知道芯片的正確性和可靠性，制造就可以過渡到使用犧牲墊。

劃片會影響已知好芯片

同樣重要的是要考慮到，在晶圓分選后，芯片被認為是“已知好”。但即使在組裝之前，晶圓劃片也會引入裂紋和其他缺陷，因此將這些缺陷納入測試很重要--尤其是溫度過高可能會激活新的故障。此外，YieldHUB的首席執行官John O'Donnell說：“有時一個芯片的性能會受到其他芯片的影響?！?/p>

當幾個KGD疊加在一起時，就可以對它們進行測試。那些通過的就是“已知好堆疊”(KGS)。將KGS組裝在基板上進行下一步的2.5D集成，可以提高最終單元的良率。 

標準提供了已知的方法

通過外部封裝連接提供的有限互連來測試多個芯片，這一挑戰得到了許多標準的幫助。其中最著名的是聯合測試行動組(JTAG)標準，正式名稱為IEEE 1149.1。

這是一種歷史悠久的方法，最初是為了測試芯片之間的電路板連接--即芯片外部的線路。它之所以流行，是因為它還允許通過一個或多個內部掃描鏈測試內部芯片信號。

內部測試在IEEE 1687中被正式確定。IEEE 1500進一步支持通過將被測裸片的每個塊包在測試包裝(wrapper)中來測試這些功能塊。這種封裝方法在3月份發布的IEEE 1838中得到了進一步擴展。

1838是“主”芯片上JTAG和其他芯片的芯片包裝的結合。它包括了芯片堆疊的“測試電梯”的概念。Chickermane說：“用下面的芯片測試中間的芯片，中間的芯片測試上面的芯片等?！疁y試電梯’將測試協議帶到目標芯片上?！?/p>

任何按照IEEE 1838標準進行設計的人，都可以保證對所有的芯片進行測試。這使得使用極少的犧牲墊變得更加容易。Horner說：“通過JTAG接口，可以使用PHY的內部內置模式發生器和檢查器運行環回測試，而無需訪問每個I/O引腳。許多PHY具有內置的自測試、冗余路徑和板載范圍功能，可以通過芯片的JTAG接口進行訪問，以實現晶圓級測試。根據芯片所用測試方法，所有的塊都可以通過JTAG訪問。IEEE 1149、1500、1687以及新發布的1838等測試標準，可以實現封裝內多芯片系統的端到端測試解決方案?！?/p>

需要注意的是，這些標準針對的是數字信號測試，而不是模擬信號。任何模擬信號的測試都需要特別考慮。如果使用犧牲墊，就需要考慮焊盤對任何模擬行為的影響。

先進封裝設計工具和注意事項

雖然標準簡化了一些準備測試的工作，但在設計時仍有許多需要考慮的問題。硅前規劃和分析是必要的，以確保硅后表征和測試步驟有獲取成功的最大可能。

對于在制造中沒有通過犧牲墊或掃描鏈進行測試的信號，需要進行廣泛的分析，以確保高質量的連接和無電遷移。輸出驅動器必須在硅前進行分析，并在硅后進行表征，以確保它們足夠堅固，能夠在多芯片封裝中可靠地工作。

對于數字測試，壓縮的外部向量在芯片上展開，然后生成一個簽名結果，讀出并驗證。當為多芯片測試設置準備單芯片測試向量時，需要進行一些簡單的記錄。

對于掃描鏈，序列化向量中的信號必須定位，以便一旦掃描進去，所有的信號都在芯片內的正確位置。通過在鏈上增加其他芯片，該鏈的長度變長，一個芯片上的信號現在只是鏈的一部分。所以，最起碼要把測試向量“鍵合出來”這樣每個芯片的所有測試向量都掃描到正確的位置。

這似乎應該是一個簡單的過程，但如果這是對多個芯片的唯一處理方式，那么封裝內的每個芯片都將自行測試，而其他芯片則等待輪到測試。通過同時測試多個芯片，可以減少測試時間和成本。至少，這需要合并來自不同芯片的向量，使所有的測試最終都在所有芯片內的正確位置結束。但在這種情況下，人們必須密切關注電源、噪聲、熱問題以及其他任何可能使測試不可靠的問題。

測試經常涉及到同時切換許多信號，因此設計時間分析是必要的，以確保一個芯片的測試不會干擾其他芯片的同步測試。Chickermane說：“這些工具提供了最多I/O切換的測試信息，這樣就可以進行[功率/信號完整性/熱]分析”。在芯片設計過程中，盡可能發揮時鐘邊緣的作用，以減少同時切換，這可能會有所幫助。

使用的測試壓縮也可能很重要。Synopsys公司首席工程師Adam Cron說：“通常情況下，所使用的壓縮技術的架構將決定是否能在芯片堆疊上下最大限度地有效利用這些模式移植技術和頂層資源，例如，如果核心級模式被移植到封裝頂層，并且壓縮技術是流式壓縮(需要連續的數據進入，同時觀察連續的數據流出)，則核心級掃描端口必須通過流水線注冊直接路由到頂層資源。這意味著在一組頂層掃描I/O資源上，一次只能測試一個核心。但打包壓縮方案可以利用一個掃描輸入和一個掃描輸出同時測試任意數量的核?！?/p>

設計和DFT工具可以幫助完成這個過程。其中一些已經實現了自動化，盡管這個過程仍處于初級階段，這意味著工具和方法學可能會不斷發展。一些處于這種封裝方法前沿的公司已經開發出了內部專有的方法。開放這些方法將有助于更廣泛的采用。

另外一個重要的考慮因素是，封裝中的不同芯片可能由不同公司制造，或者它們的DFT功能可能來源于不同的EDA公司，格式不兼容。這些都是可以解決的挑戰。不同芯片的引腳和測試接口有標準的通信方式。因此，即使設計的具體細節仍是專有的，也會有足夠的信息將它們集成到一個統一的測試中。

說了這么多，這些技術對于at-speed測試和模擬信號可能并不那么好用。Leong說：“人們不會進行100%的速度測試?！毙枰~外的人工干預來處理這些考慮因素。

跟蹤冗余和監控

制造細間距跡線(trace)的一個挑戰是跡線本身的良率。良品率很高時，但即使良品率是99%，而一個中介層上有幾十萬條跡線，那么每個中介層平均會有1000條或更多的故障。解決這個問題的辦法是提供冗余，這一點必須在設計時考慮。冗余有兩種基本方法。

被動式冗余，或稱凸點式冗余。這為一個信號提供了多個微凸點，其理念是，如果一個微凸點發生故障，其他微凸點也不會發生故障。Global Unichip的首席技術官Igor Elkanovitch說：“絕大多數微凸點解決的是電源/地或低密度信號，如Serdes或通用I/O。我們的做法是復制這些微凸點，通常使每個信號有三到八個。因此，電源、地或信號的任何微凸點失效都不會導致芯片失效。”proteanTecs公司的系統副總裁Noam Brousard指出，對于PHY信號來說，無源冗余很可能不可行，因為PHY信號緊密地擠在一起。“每個信號使用3到8個微凸點對電源是有效的，但由于微凸點擁擠限制，在PHY領域并不適用。這是一種物理限制，與[PHY]標準無關?！?/p>

主動冗余。這里提供了一定數量的冗余跡線--比如說每16條車道多出1條車道。如果其中一個標準車道發生故障，那么故障信號就可以利用芯片中的路由電路路由到冗余車道。在許多情況下，整個信號庫可能會轉移以實現這一點。然后將配置存儲在保險絲中，以便在每次上電時實現正確的路由。Horner指出：“很多人在他們的芯片中放入了JTAG可以訪問的保險絲。”

在許多情況下，這發生在最終測試時，配置是由測試人員設置的。但是，當器件在其應用中運行時，監控可以提供類似測試的功能，這種監控可以檢測到信號隨著時間的推移而退化。因此，跟蹤有可能不是在測試時失效，而是在以后的車道中失效。

由于冗余激活必須存儲在未來的啟動配置中，因此可能需要在應用部署后對保險絲進行編程--而保險絲需要更高的電壓來編程。但正如Brousard所指出的，“車道修復是一個獨立的機制。由于電壓轉換器已經在芯片上實現，因此不需要外部電壓。可以選擇將壞道存儲在系統的外部存儲器中。在這種情況下，HBM系統將在每次上電時從外部存儲器加載車道修復數據。"

電路內監控既可以增強制造過程中的測試，也可以在部署應用后保持對信號的持續觀察。Fraunhofer IIS自適應系統工程部先進系統集成組長和高效電子學部門主管AndyHeinig說：“我們需要用于芯片/封裝接口的監控器。零時間點存在的銅柱和C4凸起缺陷，在電學上是可見的，以后就會成為可靠性故障。硅、銅和C4之間的熱膨脹系數差異導致該界面的機械應力，所以缺陷會在壽命期內發生變化”。

這可能很難抓住。Heinig說：“我們需要一些東西來幫助識別制造后的裂縫，硅中的這些裂紋是由劃片過程產生。這些在熱循環后和產品壽命期間會變得更糟。硅中的小裂紋會變大并可能導致故障，我認為這是一個可靠性問題，我們需要盡快識別。先進工藝節點中使用的低Κ材料更容易受到這種現象的影響。我們看到更多的是由于硅裂紋導致的封裝內芯片的問題。”

監測可以采取多種形式，涵蓋許多不同的參數。例如，可以簡單地尋找信號開路、短路和橋接?；蚩梢愿M一步，proteanTecs使用內部監測Agent來評估所有信號的眼圖。如果信號質量開始下降，那冗余可以參與--甚至在產品正常運行期間。Brousard說：“我們可以識別在任務模式下顯示出接近性能下限的特定引腳，并在其導致系統故障之前將其替代。我們可以看到每個引腳的退化情況，并且實際上可以建議用什么通道來替換。”

檢查和可追溯性

對封裝的考慮會退回到硅工藝本身，影響工藝控制。Vandewalle說：“每個芯片在加入多芯片封裝之前必須進行檢查和測試，以驗證其功能。典型的問題可能包括異物、放置過程中的錯位，以及切割工藝造成的缺陷?！卑l現這些問題是至關重要的。CyberOptics公司研發副總裁Tim Skunes說?！半m然某些封裝方法比其他方法獲得了更大的發展勢頭，但任何方法都需要高精度的檢測和計量?！?/p>

CyberOptics的工程經理Jim Hoffman指出：“制造商知道一個芯片達到何種扭曲或變形程度下仍能與另一個芯片很好地配合。檢測可以覆蓋低至25微米的特征，包括凸點高度、球體共面性、基板共面性、直徑和形狀、相對位置以及其他各種測量值。”

檢測則成為經濟平衡的又一環節。Vandewalle說：“雖然在流程中增加檢測步驟會增加絕對投資，但會降低每個封裝的總成本，因為額外的流程控制會通過實現KGD提高整體良品率，消除錯誤廢品，避免客戶退貨，造成大量返工，并對公司品牌造成潛在的負面影響?！?/p>

一些對安全至關重要的應用--尤其是汽車--需要可追溯性，這樣，如果在使用一段時間后發現系統出現問題，就可以將故障一直追溯到制造芯片的晶圓上。PDF Solutions的業務開發總監Dave Huntley說：“我們所關注的是，當所有的芯片被組裝成一個單一的封裝時，能夠對它們進行追蹤?！痹S多芯片都有一個ECID(電子芯片ID)，協助進行這種追蹤。組裝過程和測試結果成為這種追蹤記錄的一部分。

SEMI E142標準將封裝中裸片的位置--X和Y位置以及堆疊時的Z位置--與該裸片在其原始晶圓上的X和Y位置聯系在一起。這使得晶圓測試結果可以在任何現場故障分析期間進行審查--無論芯片是否具有ECID。